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Verilog一例(同步与异步时序)

可编程逻辑 1,066℃ 0 3年前 (2015-04-22)

问题

  1. 顶层模块有一个50MHz时钟输入(使用testbench实现);一个8位信号输出。

  2. 有一个容量为90的8位RAM子模块,每个时钟上升沿,RAM根据8位地址线,输出对应的数据。

  3. 顶层模块在每100个时钟周期里,前10个时钟周期信号无效,输出为0;后面90个时钟周期,输出值分别为RAM中地址0~89的数据。

代码实现

RAM子模块

  1. module ram(
  2. input clk,
  3. input [7:0] addr,
  4. output reg [7:0] data
  5. );
  6. always @(posedge clk) begin
  7. data <= addr;
  8. end
  9. endmodule

顶层模块

  1. module sync_async(
  2. );
  3. // 50MHz时钟 testbench
  4. reg clk = 0;
  5. always #10 clk = ~clk;
  6. // 0~99循环计数器
  7. reg [7:0] cnt = 0;
  8. always @(posedge clk) begin
  9. if(cnt == 99)
  10. cnt <= 0;
  11. else
  12. cnt <= cnt + 1;
  13. end
  14. // 数据有效
  15. wire valid;
  16. assign valid = cnt >= 10;
  17. // 地址线
  18. wire [7:0] addr;
  19. assign addr = cnt - 10;
  20. // 调用子模块,读取ram数据
  21. wire [7:0] ramdata;
  22. ram ram1(clk, addr, ramdata);
  23. // 输出
  24. wire [7:0] out;
  25. assign out = valid ? ramdata : 0;
  26. endmodule

仿真与分析

一眼看上去,好像程序是没有问题的。

使用软件进行仿真后的时序图如下。

从仿真波形就看出问题来了。当cnt=0~9的时候,输出都是out=0没有问题。但是当cnt=10的时候,输出变成了255。之后所有的数据都滞后了一个时钟周期。

原因在于代码中的同步异步设计不协调。

代码中,RAM子模块是上升沿触发并且同步输出的(这样也比较符合正常的RAM结构),而不是直接由组合逻辑电路实现。如果直接将assign addr = cnt - 10作为RAM的地址线,RAM的输出相对于addr和cnt的值会滞后一个周期。也就是说,当RAM输出地址为0的数据时,实际上addr的值已经是1了。

在RAM模块的always语句中(always @(posedge clk) data <= addr;),使用同步赋值操作data <= addr在时钟上升沿时触发,上升沿结束后data输出的值,为上升沿前一瞬间addr的值。

而另一方面,valid变量却使用的是直接异步赋值,相比cnt,不会有滞后。

于是在cnt==10的时候,valid已经变成1,而RAM还没有输出地址为0的数据,所以发生了与设计不相符的问题。

解决方法

一种比较容易想到的方法是,将valid信号的跳变,也设计成和RAM一样的上升沿同步触发。即将

  1. // 数据有效
  2. wire valid;
  3. assign valid = cnt >= 10;

改为

  1. // 数据有效
  2. reg valid = 0;
  3. always @(posedge clk) begin
  4. valid = cnt >= 10;
  5. end

修改正确后的仿真波形如下图,可以看出valid信号和RAM信号相对于cnt,都滞后了一个周期。从而实现了问题中给出的要求。

来自为知笔记(Wiz)

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